职位名称
数字中端设计工程师
任职要求
1. 电子工程或计算机科学相关专业硕士及以上； 2. 熟练使用 Verilog HDL 或 System Verilog； 3. 熟悉常用的 EDA 工具，如：Synopsys VCS, Verdi, Cadence IUS, Mentor QuestaSim 等； 4. 有过 ASIC 设计经验背景者优先； 5. 有物理实现背景者优先； 6. 有低功耗或 DFT 背景者优先； 7. 熟悉数字低功耗 Front-end flow，有多电源域设计经验，熟练掌握 power gating、isolation、level shifter、retention 等 Front-end flow 技巧； 掌握 Shell/Perl/Python/TCL 等脚本语言。